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asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到
verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库
的模块，仿真时该文件也要加入工程。（在 ISE中点中该核，在对应的 processes 窗口中运行
“ View Verilog Functional Model ”即可查看该 .v 文件）。如下图所示……
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